ケイデンス、SystemVerilogベース検証の新製品を発表

2005年10月24日、ケイデンスは、SystemVerilogベースの検証の計画から収束までカバーする新しい製品群、Incisive Design Team familyを発表した。

プレスリリース：http://www.cadence.co.jp/news/print/h17-10-25-2.html

Incisive Design Team familyは、ケイデンスが買収したVerisity社の技術である実証済みのVPA（enterprise-level verification process automation）と呼ばれる検証プロセス自動化メソドロジ、テクノロジ、及びマネジメント・ソリューションを組み合わせたもので、アサーションやテスト・プランの作成からフォーマル解析、シミュレーション、アクセラレーションを行い、RTLを収束させることができる。

Incisive Design Team familyを構成する各種メソドロジの概要は以下の通り。

■Incisive Design Team Manager：
アサーション、テスト・プラン作成、及びトラッキングから不良解析及びRTLカバレッジ解析までを網羅したSystemVerilog及びVHDLベースの検証マネジメントに対応した新しいバージョンのIncisive Verification Manager。

■Incisive Design Team Simulator：
新しいSystemVerilogテストベンチ拡張機能、包括的なSystemVerilog assertion (SVA)対応機能、及びIncisive Design Team Managerとの統合が含まれている。

■Incisive Design Team Xtreme Server：
適用が最も容易なシミュレータ型のアクセラレーション及びエミュレーション・ソリューション。Incisive Design Team Managerと統合されており、SystemVerilog DPI 及びSVAにも対応する予定。

■Incisive Design Team Formal Verifier：
テストベンチが使用可能となる前の段階で検証を可能にし、新たなSystemVerilog SVA拡張機能を備えている。

■パッケージ化された「plan-to-closureメソドロジ」：
RTL設計チームが検証作業にSystemVerilogを適用する際に使用するメソドロジ。ダイナミック及びフォーマル・アサーションベース・ベリフィケーション (ABV)、 検証IPの再利用、テストベンチの自動化、カバレッジ、そして検証マネジメント機能を含んでいる。また、検証における計画から収束までをカバーしているため、Incisive Enterprise familyの実証済みのeRM 及び sVM メソドロジを最大限に活用することができる。

ケイデンスは、SystemVerilog向けに推進している「VPA Enablementプログラム」の一部として、今後もSystemVerilog対応機能の開発を進め、Specman Eliteや Incisive Verification Managerなど業界をリードする製品のテクノロジ及びメソドロジを、SystemVerilogベースのソリューションに展開していくことを目標としている。（プレスリリース要約）