ジーダット、トランジスタレベルの静的タイミング解析ツールを発売

2005年10月20日、ジーダットは、仏アバーテック社（Avertec：パリ）の開発した、LSI向けトランジスタレベルの静的タイミング解析ツール「HiTas」（ハイタス）の販売に関する代理店契約を締結し、11月1日から販売を開始すると発表した。

プレスリリース：http://www.jedat.co.jp/NewsRelease051020.html

Avertec社のHiTasは、最先端技術を用いたディープサブミクロンプロセスの大規模デジタル回路のトランジスタレベルの静的な遅延並びにタイミング解析を行うEDAツールで、大きな特徴は2つ。

■特徴1：高精度SPICEシミュレータと同等の高度な解析精度と、高速な動的解析ツールと比較して1000倍以上の超高速の実行速度を実現。数千万トランジスタからなるデジタル回路のカスタムデザインに対して、問題の早期発見、および、短時間でのポストレイアウト検証作業が可能で、製品開発期間を大幅に短縮することができる。

■特徴2：HiTasでサインオフ検証を完了した後、その解析結果から特性解析を行い、SoC等のチップ設計で必要となる高精度なシミュレーション用タイミングライブラリを、短時間でモデル化し生成することが可能。　

その他にも、独自の回路構造認識と信号処理技術により、煩雑な設定を必要としない点、様々な設計スタイルに対応できる様にゲートレベル並びにマクロなどのライブラリ化された遅延／タイミング情報との混在解析が可能な点、階層単位での解析結果を再利用する手法でチップ全体を透過的に解析することによって、階層間で生じる問題を解消しフラット解析時の場合と同様に下位階層レベルで不具合箇所を直接検出できる点などが特徴として挙げられる。

尚、HiTASの詳細は、10月25日と28日に大阪・東京で開催されるジーダットのプライベートショウで発表される予定で、製品の出荷は2005年11月1日より開始される。

JEDAT EDA Fair 2005:http://www.jedat.co.jp/eda/

製品価格は、1年間ライセンスで約1000万円から、初年度は20セットの販売を目標としている。（プレスリリース要約）