動作合成ツール「eXCite」間もなくバージョンアップ

2005年11月16日、ソリトンシステムズは、「C言語高位合成ツール実践セミナー」を開催し、米YXI社の動作合成ツール「eXCite」の最新事例とロードマップを発表した。

「eXCite」は、ANSI-Cまたは独自の拡張言語HY-Cを入力とする動作合成ツール。市販の動作合成ツールの中でも老舗といえる製品で、CからRTL（VHDL/Verilog）そしてプロトタイプボードまでの設計フローを統一した形でサポートしており、Altera社のNiosを用いたFPGAベースのSoC設計にも対応している。

マイナーバージョンアップを繰り返し、「2?3年前に比べるとかなり使えるレベルなった。」（ソリトンシステムズ：木下氏）というeXCiteは、既に国内における販売実績は50シートを超えているという。

発表された事例は2件で、1つは約2000行の画像処理アルゴリズムの合成例。ルネサステクノロジ、野中義弘氏（設計技術統括部、システム設計技術開発部）の発表によると、入力モデルHY-Cの記述修正（最適化）と合成結果のRTLを一部修正する事により、回路規模は対人手設計1.1倍、パスディレイはほぼ同等、記述量はRTL記述の30％程度という結果を得たとの事で、「元のC記述にI/F部の記述を書き加える必要が有ったが、動作合成の試行にあたり設定したターゲットはクリアできた。」と野中氏は語った。

野中氏の示した試行ターゲットは以下の4つ。
■回路規模、パスディレイは対人手設計RTL相当
■人手設計RTLを検証した環境で不一致が発生しないこと
■人手設計RTLとスループット、レイテンシが一致すること
■HY-C設計がRTL設計よりも工数が少ないこと

発表されたもう一つの事例は、名古屋大学の本田晋也氏（情報連携基盤センター：NEXCESS）による、「SystemBuilder」を用いたJPEGデコーダの合成事例。

「SystemBuilder」は、2003年度IPA未踏ソフトウェア事業として開発されたANSI-CからのFPGA設計環境で、内部の動作合成部分はeXCiteが組み込まれている。

同システムは仕様から分割された、ソフトウェア部とハードウェア部のインタフェースを自動合成することが可能で、C言語のTLM記述からソフトおよびハードをそれぞれ合成しFPGAに実装することができる。

その他、同システムは、Cレベルのシミュレーションモデルの生成や、HDLシミュレータを用いたソフトとハードのコシミュレーション、ソフトウェア・ハードウェアの分割容易に指定する事が可能で、「JPEGデコーダの各機能を様々なパターンで容易に合成・検証することができ、1人の設計者でおよそ半日で実機での性能評価を完了した。」と本田氏は語った。

合成結果は、それぞれの機能を単体でハードに合成した場合、平均約10倍の高速化を実現。しかし、ハフマン圧縮のみをソフトとして残したところ、JPEG全体で約2倍の高速化に留まり、ソフトの部分がボトルネックになる事が分かったという。
※後にソリトンシステムズがハフマン圧縮も含めてハード化したところ、10倍程度の高速化が実現できたとしている。

尚、セミナー最後にはソリトンシステムズより、eXCiteのロードマップが発表された。その概要は以下の通り。

■eXCite バージョン3.1のリリース　2005年12月上旬（予定）
　
　主なバージョンアップ項目
　?Verilog用テストベンチの生成
　?Verilog2001の出力対応
　?Linuxサポート
　
■eXCite バージョン4.0のリリース　2006年前半（予定）

　主な特徴
　?C⇔RTLデバッグ環境のサポート
　?GUIからのレイテンシ制御
　?HY-C言語のサポート
　?新階層合成
　
■eXCite FPGA（新パッケージ）のリリース　2005年12月（予定）

　主な特徴
　?eXCiteのFPGA限定版
　?動作環境：WinXP
　?ノードロックライセンス
　?価格：半年タームライセンスで200万円?（予定）

※eXCiteに関する概要はこちら https://www.eda-express.com/catalog/?m=comp&cn=1950
※eXCiteに関する詳細は、ソリトンシステムズまでお問い合わせ下さい。http://www.soliton.co.jp/

※2005年11月18日：記事中の誤植を一部修正し、追記致しました。