シンプリシティ、ASIC向け論理合成ツール「Synplify ASIC」を機能強化

2005年11月21日、シンプリシティは、同社の高性能ASICシンセシス・ツール「Synplify ASIC」の機能強化を発表した。

この機能強化により、複雑化するセルベースASICおよびSoCの設計において、タイミング、使用エリア、ランタイム性能の向上を実現できるという。

プレスリリース：http://www.synplicity.jp/corporate/pressreleases/2005/SYNPJP_90BX.html

新しい「Synplify ASIC」では、合成エンジンの機能強化の他に、業界普及ライブラリの互換機能が強化されている。

具体的には、FINDシンタックス、RTL、SDL制約ファイル・シンタックス、Precedence handlingなどを含む、業界標準のTCLスクリプトをサポートし、標準的なASIC設計フローの中でそのまま「Synplify ASIC」が使用できるようになった。これにより、既存の設計フロー内へ「Synplify ASIC」組み込み、特定のクリティカル・ブロックの性能の向上を実現できると同時に現行フローの置き換えも容易となる。

また、ケイデンス社の「LEC Conformal」ツールならびにTCLとフローが統合され、カスタムツール・フローおよびCVSなどの外部のバージョン管理ソフトウェアの統合が容易となった。

更に、ライブラリの互換性に加え、デバッグ機能も合わせて強化され、新しい「Synplify ASIC」にはHTMLベースのログ・ビューワが備えられた。　このHTMLベースのログ・ビューワはクロスプロービング機能を拡張したもので、新しいログおよびワーニング・フィルタによって、設計者はエラーやワーニングを簡単に発見し、デザイン全体を検索しフィルタをかけることで問題の原因を突き止めることができるようになる。

その他、「Synplify ASIC」のオプションとして、顧客社内のフロー開発者およびCADグループに対して、社内の各部門が使用するデザインのためのテスト回路のような固定のカスタム回路を開発する機能も提供するという。

■富士通九州ネットワークテクノロジーズ株式会社 部長 石塚淳氏のコメント:
「『Synplify ASIC』ソフトウェアは特にチップ面積の最適化において卓越した結果をもたらしました。このソフトウェアは当社の既存のデザイン・フローに容易に統合できると同時に、シンプリシティ株式会社からの適切なサポートにより、最新の数百万ゲートのSoC開発で最高の成果を得ることができました」

■株式会社アクセル マネージャ 松浦一教氏のコメント：
「当社は過去2年以上に渡って『Synplify ASIC』ソフトウェアを使用していますが、10倍も高速なランタイムおよび使いやすさを提供するこの製品にいつも感心しています。当社のグラフィックス・チップは大量に出荷されていますが、『Synplify ASIC』ソフトウェアは厳しい性能仕様を満たすと同時にシリコン・コストの低減も達成しました。この『Synplify ASIC』ソフトウェアによって、当社はこれらの目標を迅速に実現できました」

■シンプリシティ ASICプロダクト・マーケティング・シニア・ディレクタ John Gallagher氏のコメント：
「当社の『Synplify ASIC』は性能目標を可能な限り小さなチップサイズで達成したいと願うお客様に最適のソフトウェアです。設計者は『Synplify ASIC』ソフトウェアを既存のシンセシス・フローに追加して設計品質を向上させることが可能であり、そのほかの商用シンセシス・ソリューションの代わりに使用することもできます」（プレスリリース要約）

尚、「Synplify ASIC」は、すでに出荷が開始されており、ライセンス価格はタイムベースライセンスで650万円からとなっている。（ 価格は税抜、日本国内における標準販売価格）

※「Synplify ASIC」に関する詳細は、シンプリシティ株式会社にお問い合わせ下さい。http://www.synplicity.jp

※「Synplify ASIC」の製品概要はこちら　https://www.eda-express.com/catalog/?m=s&idno=1770040&cn=1770