ケイデンス、マルチ言語対応の新しい検証IPを発表>>標準的なプロトコルの検証を大幅に簡略化

2006年8月8日、ケイデンスは、新しい検証IP「Universal Verification Components (UVC)」を発表した。

プレスリリース：http://www.cadence.co.jp/news/h18-08-08.html

「UVC」は、SystemVerilog、e 、SystemC、VHDLなど業界の標準設計/検証言語全てに対応する検証IPで、検証プロセスを管理し、プロトコルへの準拠についての条件を定量化して自動的に測定することが可能。実行可能な検証のマスタープラン(vPlan)も含まれている。

ケイデンスは、各検証プロセスに対する検証IPの提供に力を入れる方針を示しており、今回発表された「UVC」はその一環となるもの。まずは、AMBA AHB、AXI、PCI Express、Ethernet、USBといった需要の高いプロトコル向けに「UVC」を提供していく。

これら各「UVC」は、使用されるプロトコルに対して事前に検証済みで、ユーザはプラグ・アンド・プレイですぐに使用可能で、統合されたケイデンスのPlan-to-Closureメソドロジへアクセスすることにより、ブロック、チップ、そしてシステム・レベルでの検証環境の立ち上げ期間を大幅に短縮し、その利用を簡素化することができるという。

ケイデンスは、6月に発表したトランザクションレベルの検証ソリューションに続き、ここのところ検証フローの強化・効率化に関する動きを活発化させている。特にシステムレベルにおける検証ソリューションが充実しつつあり、特定言語のみに注力しないマルチ言語対応が特徴的と言える。

※「UVC」の製品出荷は2006年Q3より開始予定。

※「UVC」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp