シノプシス、ダイサイズを最適化する新しい「MinChip」テクノロジーを発表>>チップサイズを平均9％削減

2006年10月9日、シノプシスは、デザインの物理的な複雑さを解析し、最小の配線エリアを自動的に特定する新技術「MinChip」を発表した。

プレスリリース：http://www.synopsys.com/news/announce/press2006/snps_minchip_pr.html（英文）

発表された「MinChip」テクノロジーは、シノプシスのフロア・プランニングツール「JupiterXT」と配置配線ツール「IC Compiler」によるフィジカル設計フローに取り込まれ、「IC Compiler」による最適化処理が完了した後にデザインを解析し、自動的に最小の配線可能エリアを特定する。

この処理は僅か数時間で完了し、これまでマニュアル作業によって数週間かかっていた作業を大幅に削減すると同時に、テープアウトに向けて最小のチップサイズを実現。シノプシスが顧客のテープアウトデータで行った内部テストでは、平均9％の面積削減効果を確認しているという。

※「MinChip」テクノロジーに関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp