米Aldec、STARCルール準拠のRTL Lintチェッカ「ALINT」を正式リリース

2008年1月9日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、STARC の「RTL 設計スタイルガイド Verilog HDL 編 第2版」に準拠した、RTL Lint チェッカ「ALINT」の製品リリースを発表した。
※STARC：株式会社半導体理工学研究センター

プレスリリース：http://www.aldec.co.jp/news/news_01_09_2008.htm

製品リリースされた「ALINT」は、昨年のDACにて初公開され、これまでAldecのASIC向け論理シミュレータ「Riviera-PRO」のオプション機能としてとして提供されていたが、日本国内の需要を見込み、今回日本向けに単独製品として提供されることになった。

「ALINT」は、ツールに組み込まれているSTARCの「RTL 設計スタイルガイド」に準拠したルールを基に、RTL記述におけるルール違反をデフォルト設定でチェックし、検出した記述違反に対し、その違反が「RTL 設計スタイルガイド」のどの部分に該当するかをメッセージ出力する事が可能。ネーミングルールから複雑なネットリスト間での接続状態まで、幅広いルールチェックを高速に実行可能で、コンフィギュレーションファイルを作成して必要なルールのみを実行する事もできるほか、検出されたルール違反をデータベースに保存し、データベースから所望の違反項目をフィルタリン
グして表示することも可能だという。

尚、「ALINT」は既に製品を出荷中で、現在Webアンケートの回答者に2008年3月31日までご試用できる無償の評価ライセンスを提供している。

※「ALINT」に関する詳細は、アルデック・ジャパン株式会社にお問い合わせ下さい。
http://www.aldec.co.jp