STARC、ケイデンスのCPFベース低消費電力ソリューションを統合した65/45nm向けの低消費電力設計リファレンス・フロー「PRIDE」バージョン1.5をリリース

2008年1月22日、ケイデンスは、STARCがCPFベースのCadence Low-Power Solutionを統合した、次世代の超低消費電力設計向け「PRIDE」リファレンス・フロー、バージョン1.5をリリースしたと発表した。※CPF:Common Power Format

プレスリリース：http://www.cadence.co.jp/news/H20-1-22.html

発表された「PRIDE」バージョン1.5は、RTL設計からGDSIIテープアウトまでを網羅する、Powerフォーマット「CPF」ベースの自動化された低消費電力設計フローで、STARCの開発するリファレンスフローとして初めてPowerフォーマットのもたらすメリットが取り込まれたもの。

このフローを使用することにより、フロント・エンド設計者はRTLを変更する事無く、CPFファイルを変更するだけで様々なフィジカル・プロトタイピングを実行し、最適な低消費電力アーキテクチャを探索することが可能。低消費電力チップのアーキテクチャの検討からフロアプランまでの設計期間を、3分の1に短縮でき、最大で40%もの消費電力の削減を実現する。

また、「PRIDE」バージョン1.5には、ケイデンスのDFMテクノロジも統合されており、設計者は設計の初期段階で、リソグラフィ工程で生じる物理的および電気的な影響を含む潜在的な歩留まりの制限要因を解析、最適化、修正することが可能で、ランダムやシステマティックな製造上のばらつきをIPやフルチップ設計レベルで解析し、テープアウト以前に致命的な不良/パラメータ上の不良を回避することができるという。

※「PRIDE」リファレンス・フロー、バージョン1.5に関する詳細は、STARCにお問い合わせ下さい。
http://www.starc.jp

※ケイデンスの低消費電力ソリューションに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp