【続EDSFレポート】Tanner、間もなく「Tanner Tools」をバージョンアップ>>Verilog-Aオプションを用意

EDSF2008に出展していた、タナーリサーチジャパンのブースレポート。

タナーリサーチジャパンは、間もなくバージョンアップ予定のアナログ/ミックスドシグナル設計統合環境「Tanner Tools」の新機能を紹介していた。

来日していたタナーリサーチ社のDaniel R.Hamon氏（EDA事業部統括マネージャー）に聞いたところ、新バージョンの「Tanner Tools v13」の目玉はVerilog-A言語のサポートで、これによりビヘイビアで記述されたアナログ回路を高速にシミュレーションすることができるようになるという。

また、物理検証ソリューションとしては、検証パッケージ「Hiper Verify」に内蔵されているネットリスト抽出ツール「Hiper Extract」がメンターの「Calibre」ファイルを直接インポート可能となるほか、「Hiper PX」によるRCモデルの抽出機能も加わるなど、レイアウト検証における利便性もより強化されているとの事。

ビジネス面についての話を聞くと、「とにかくアナログ/ミックスドシグナル設計のコストダウンを目指す」という同社のコンセプトが市場に受け入れられ、既に日本だけでも1000ライセンス以上、ワールドワイドでは25000ライセンス以上のActiveライセンスが存在しているとの話。その販売価格は、競合他社製品よりも1ケタ、場合によっては2ケタも違うという事で、比較的小規模な企業でもスムーズに導入可能。最近は、ブロックレベルのレイアウト検証等でタナーの製品を利用する顧客が増えてきていると聞いた。

※写真右の人物がDaniel R.Hamon氏
※タナーリサーチジャパン株式会社
http://www.tanner.jp/EDA/