CadenceがSamsung 7nmプロセスでGDDR6 IPをテープアウト
2018年11月21日、CadenceはSamsungの7LPPプロセスにおけるGDDR6 IPのテープアウトを発表した。
Cadenceが発表したGDDR6 IPは設計用のPHYおよびコントローラIPと検証IPの3種類で、Samsungとの協業により開発したことから、まずはSamsung 7nm LowPowerプロセスでのテープアウトという形となった。検証IP（メモリモデル）に関してはすでに顧客への提供が開始されている。
Cadenceによると、GDDR6 IPによりピンあたりの帯域幅を最大16Gb/sec、または、SoCとGDDR6メモリー間のピーク帯域幅を500Gb超/secとすることが可能に。これにより、プリント基板面積とパッケージピン数を削減できる。また、Samsungとの協業によって開発された同IPは、SoCとメモリーチップ間の相互接続性リスクの低減というメリットも得られる。Cadenceの提供するGDDR6リファレンス・デザインを利用すれば、Cadenceのテストチップの結果をユーザーの製品で再現することが可能だという。
= EDA EXPRESS 菰田 浩 =
（2018.11.22
）