東芝がSynopsysの配置配線ツール「IC Compiler II」で設計スピードを6倍に向上
2015年3月9日、Synopsysは、東芝による同社の配置配線ツール「IC Compiler II」の採用事例を発表した。
発表によると東芝はSynopsysの「IC Compiler II」を用いて40nm SoCのテープアウトに成功。「IC Compiler II」を用いることでインプリメンテーションの実行速度を6倍に向上しメモリー使用量は1/3に削減。また、クロックツリー・シンセシス工程でのバッファ・エリアを60%に削減し、面積と消費電力の結果品質を大幅に改善した。
「IC Compiler II」によるインプリメント結果は当初の品質目標を上回るもので、東芝はこの成功を受け「IC Compiler IIデザイン・キット」をリリースし、「IC Compiler II」の社内標準ツールとしての展開を加速させたという。
「IC Compiler II」は昨年3月に発表され、その一般リリースは昨年12月に開始されたばかり。昨年3月の時点ではパナソニックやルネサスなどが先行ユーザーとして名を連ねていたが東芝の名は無かった。
= EDA EXPRESS 菰田 浩 =
（2015.03.20
）