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AccelleraがアップデートしたSystemVerilog標準規格を公開、Verilog-AMSもアップデート
2024年3月4日、EDAおよびハードウェア設計言語の標準化団体Accellera Systems Initiativeは、アップデートしたIEEE 1800-2023 SystemVerilog標準規格を公開
Accelleraによるハードウエア記述言語SystemVerilogの最新のアップデートは、昨年末にAccelleraの標準化委員会で承認されており、今回IEEEの無償アクセスプログラムを通じて公開された。本来IEEE標準規格のLRMを入手するには費用がかかるが、Accelleraがスポンサーとなることで誰もが無償でIEEE 1800-2023 SystemVerilogのLRMを入手できるようになっている。なお今回のアップデートでは、ハードウェアのモデリングやテストベンチの作成に関する改編が含まれている。
IEEE 1800-2023の入手先：
https://standards.ieee.org/ieee/1800/7743/
またAccelleraはミックスドシグナル設計向けのハードウェア記述言語Verilog-AMSのアップデートも併せて発表。今回のアップデートではアナログ構造記述の明確化、強化が行われているという。
Verilog-AMSの入手先：
https://www.accellera.org/downloads/standards/v-ams
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