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TSMC 5nmプロセス向けの設計インフラが整う
2019年4月3日、TSMCは5nmプロセス向けの設計インフラの整備完了を発表した。
TSMCの5nmプロセス向けの設計インフラとして用意されるのは、5nm デザイン・ルール・マニュアル（DRM）、SPICEモデル、プロセス・デザイン・キット（PDK）、シリコン検証済みのファンデーションおよびインタフェースIP、認定EDAツールによってサポートされる設計フローなど。これらはTSMCおよびTSMC Open Innovation Platformのエコシステム・パートナーによって整備されている。
TSMCによると5nmプロセスは既にリスク生産を開始しており、2020年からの量産開始を計画中。EUVを用いるTSMCの5nmプロセスは7nmプロセスと比較して、ARM Cortex-A72コアで1.8倍のロジック密度と15％の速度向上を実現。そのプロセス・アーキテクチャによってSRAMおよびアナログ領域の実装面積を削減可能で、EUV適用により歩留まり向上効果も得られるという。
※TSMC
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