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SoC組込型FPGAのAchronixがMentorの高位合成「Catapult」を用いたフローをサポート
2018年8月7日、SoC組込型のFPGAを手掛けるAchronixは、高位合成を用いた開発フローを発表した。
発表によるとAchronixはMentor Graphics（Siemens）とのパートナーシップにより、Mentorの高位合成ツール「Catapult HLS」を用いた開発フローを実現。AchronixのSoC組込型FPGA「Speedcore」のユーザーは既存の開発環境「ACE design tools」と「Catapult HLS」を組み合わせてC++からのFPGA実装が可能となる。同フローは既に5Gワイヤレス・アプリケーションの実装に使用され、TAT短縮とQoR向上を実現した実績があるという。
AchronixのSoC組込型FPGAは高性能かつ高密度をうりとしており、SoCの仕様変更や機能追加に対応するするほか、データセンターのコンピューティング、ネットワーキング、ストレージなど様々なハードウェア・アクセラレーション・アプリケーションに利用できる。
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