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EDA各社がTSMC 10nm FinFETプロセスでのツール認証をアピール
2015年4月8日、サンノゼで開催されたTSMC Technology Symposiumを受け、EDA各社がTSMC 10nm FinFETプロセスでのツール認証を相次いで表明した。
プレスリリースを行ったのは、Ansys, ATopTech, Cadence, Mentor, Synopsysの5社で各社の発表は以下の通り。
Ansysが認証を受けたのは、旧Apache時代からTSMC御用達のスタティック/ダイナミック電圧降下解析ツール「RedHawk」とエレクトロマイグレーション解析ツール「Totem」の2製品。同ツールはIntelやSamsungの先端プロセスでも認証されている。
AtopTechが認証を受けたのは配置配線ツール「Aprisa」とフロアプランニング・ツール「Apogee」の2製品。同社の「Aprisa」は、Samsungの14nm FinFETプロセスでも実績があるようだ。
Mentor製品では物理検証ツール「Calibre」と回路シミュレータ「Analog FastSPICE」、が認証された。さらに配置配線ツール「Olympus-SoC」は現在認証作業が進められているとの事。高い市場シェアを誇る「Calibre」と「Analog FastSPICE」はさておき、「Olympus-SoC」は競合製品ひしめく中、TSMCの先端プロセスで毎回認証を獲得しており健闘していると言える。
CadenceとSynopsysの両社は、配置配線ツールを中心に複数のデジタル、アナログ/カスタム/ツール群が認証を受けた。Synopsysは16nm FinFET+プロセスに関する認証も含めて発表しているため、どこまでが10nm FinFETプロセスで認証されたツールか定かではないが、少なくとも配置配線ツール「IC Compiler」は10nm FinFETプロセスで認証されており、新型の配置配線ツール「IC Compiler II」は現在認証作業が進められているとの事。またSynopsysは他社に先駆けてTSMC 16nm FinFET+プロセス向けのUSB,PCIe,HDMI,MIPI,DDR4,LPDDR4などのシリコン実証済みIPの提供開始を別途アナウンスしている。（プレスリリース文）
Cadenceも既存の配置配線ツール「Encounter Digital Implementation System」は10nm FinFETプロセスで認証されたが、新型の配置配線ツール「Innovus」は現在認証作業が進行中。その他に以下のツール群が10nm FinFETプロセスで認証されている。なお、CadenceによるとTSMCの10nmライブラリーはCadenceのキャラクタライゼーション・ツール「Liberate」と回路シミュレータ「Spectre」を使用して作成されているという。
Tempus™ Timing Signoff Solution
Voltus™ IC Power Integrity Solution
Voltus-Fi Custom Power Integrity Solution
Quantus™ QRC Extraction Solution
Virtuoso® advanced node platform
Spectre® simulation platform
Physical Verification System and Litho Electrical Analyzer
ちなみにTSMCの最先端10nm FinFETプロセス製品の量産は、今のところ2017年に予定されている。最初に出荷されるチップがどこの製品になるのか今から楽しみである。
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