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Aldecがシミュレータ「Active-HDL」にFPGAチーム設計向けプロジェクト管理機能を追加
2013年10月23日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社のFPGA設計向け論理シミュレータ「Active-HDL」に、大規模FPGAのチーム設計向けのプロジェクト管理機能を追加した事を発表した。
Aldecの発表によると今回追加したチーム設計向けのプロジェクト管理機能の主な特徴は以下のとおり。
・ユーザー定義ディレクトリ構造：
標準の合成・配置配線ツールと同じプロジェクト構造を作成可能。
複数のベンダーのツールで共通のプロジェクト構造を利用できるようになる。
・マルチデザイン・プロジェクト：
ロードタイム設定ファイルで各種設定を自動でロードすることが可能。
ワーキング・ディレクトリの設定、ローカル変数の更新、スクリプトモードの設定、など。
・実行モード設定：
初回設定後、ワンクリックでActive-HDLのシミュレータを色々な実行モードに設定可能。
?最適化モード、シミュレータはできるだけ最高速度でシミュレーション実行。
?デバッグおよびカバレッジモード、スピードを落として解析用データを収集。
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