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TSMCの子会社Global UnichipがCadenceの配置配線とDFMで20nm SoCのテストチップを設計
2013年7月11日、Cadenceは、同社の配置配線ツールとDFM検証ツールを用いてTSMCの設計子会社Global Unichipが20nm SoCのテストチップをテープアウトした事を発表した。
Global Unichipが20nm SoCの設計に使用したのは、Cadenceの配置配線ツール「Encounter Digital Implementation System」とDFM検証ツール「Cadence Litho Physical Analyzer」で、Cadenceはダブルパターニングを含む複雑な20nm配置配線フローの全てのステップをサポート。Global Unichipの担当者は、「Cadence Litho Physical Analyzer」により設計期間を短縮できたとコメントしている。
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