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AldecがFPGA設計向けのシミュレータ「Active-HDL」にファイル管理機能を追加
2012年9月24日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldecは、同社のFPGA設計向けのシミュレータ「Active-HDL」のバージョンアップを発表した。
発表によると「Active-HDL」最新のバージョン9.2には、新機能としてファイル管理機能が搭載され、大規模なFPGA設計プロジェクトが容易に管理できるようになった。例えば、FPGA合成・配置配線ツールと互換性があるプロジェクト構造を作り、複数メーカーのツールで同一のプロジェクト構造を共有できるようになる。また、このファイル管理機能にはチームベースの設計機能もあり、複数拠点でのチーム作業においても設計環境を素早く構築できるという。
更に今回のバージョンアップではネット最適化機能も搭載され、ブロックダイアグラム・エディタを用いたネットの自動配線や冗長なネットセグメントの削除も可能となった。また、操作面ではマウスジェスチャーが導入され、よく使用するタスクを簡単なマウス動作で実行できるようになった。
「Active-HDL」に対するこれら複数の機能追加・強化は、先ごろ同社が発表したばかりのASICプロトタイピング・ボード「HES-7」を利用する上でも有用なものとなるだろう。
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