2012年5月9日、Cadenceは、同社のチップ見積り環境「Chip Planning System」を富士通セミコンダクターが採用した事を発表した。

発表によると富士通セミコンダクターは世界9ヶ所のデザイン・センターにて共通のインフラとしてCadenceのチップ見積り環境「Chip Planning System」を標準採用。同ツール環境の採用はMCUチップの開発に利用するためで、既に利用していた同ツール環境を今回更に世界的な拠点での利用に拡張したようだ。

Cadenceの「Chip Planning System」は、チップ開発前のアーキテクチャ仕様決定に向けて利用するツールで、搭載するIPの情報や使用するプロセスの情報など各種パラメータを基にチップサイズ、消費電力、タイミングなどを見積る事ができるほか、チップの価格を予測する事も可能。

富士通セミコンダクターは、「Chip Planning System」の技術をベースに自社のASIC顧客向けにウェブ・ベースのチップ見積りソリューション「GA-Estimator」を開発しており、同技術に対する信頼度は非常に高い。

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※日本ケイデンス・デザイン・システムズ社