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米Blue PearlがRTL解析ツールをバージョンアップ、Verificのパーサー採用でSystemVerilogとVHDLをフルサポート
2012年2月16日、RTL解析を中心とした各種EDAツールを手掛ける、米Blue Pearl Softwareは、同社のツール・スイートのバージョンアップを発表した。
Blue Pearlの提供するEDAツールは、RTL静的解析ツール「Analyze RTL」 とSDC自動生成ツール「Create Timing Constraints」の2種類で、今回のバージョンアップにより、「Analyze RTL」がSystemVerilogとVHDLをフルサポート。また、「Create Timing Constraints」においては、生成したSDCファイルをSynopsysの合成ツール「Synplify Pro」へハンドリングするパスが改善された。
「Analyze RTL」は、Lintチェックや論理合成とシミュレーションのミスマッチやレース状態チェック、Clock Domain Crossingの検出などの機能を備えており、非常に高速なフォーマル・エンジンとヴィジュアルな解析環境をうりにしている。今回のSystemVerilogとVHDLのフルサポートは、Verific社のパーサーを導入する事によって実現されたという。
Blue Pearl SoftwareのEDAツールは、国内ではATEサービスが代理店として販売している。
※画像はBlue Pearl Software社Webサイト上の画像「Analyze RTL」
※画像はBlue Pearl Software社Webサイト上の画像「Create Timing Constraints」
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