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AldecとSynthWorksがVHDLユーザー向けの検証メソドロジ「OS-VVM」をリリース
2012年1月9日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米AldecとVHDLを専門とする設計トレーニング会社SynthWorksは、VHDLユーザー向けの検証メソドロジ「OS-VVM」のリリースを発表した。
発表によると「OS-VVM（Open Source VHDL Verification Methodology）」は、文字通りオープンソースとして公開される無償のパッケージで、VHDLユーザーにファンクショナル・カバレッジ、制約付きランダムテスト、カバレッジドリブン・ランダムテストといった検証手法を提供するもの。
カバレッジドリブン・ランダムテストとは、ファンクショナル・カバレッジの実行結果によって、ランダム・スティミュラスの生成を制御する手法で、これによりテストケースの数を必要最小限に抑える事が可能になるという。
これまで世に送り出されてきたVMM、OVM、UVMといった検証メソドロジは、いずれもSystemVerilogをベースとしたもので、VHDLをベースとした検証メソドロジは無かった。そこでAldecとSynthWorksは新たな言語の習得を必要としないVHDLユーザーのための検証メソドロジを開発した。
Aldecの示す「OS-VMM」の利点は以下の通り。（Web記載情報抜粋）
・先進のランダマイゼーションおよびファンクショナル・カバレッジ機能にアクセスし、どのようなテストベンチでも使用できます。（以前はシステムレベル手法でのみ利用可能でした。）
・制約付きソルバを使うよりも、ファンクショナル・カバレッジのモデルとのやり取りを行うことで、ランダムのバランスがとれ、結果としてシミュレーション・サイクルが短くなります。
・ダイレクテッド、アルゴリズム、ファイルベースの手法などが容易に混在できるプロシージャコードと、追加のランダマイゼーションを使うことにより、初期のランダマイゼーションを改善します。
・容易な使用モデルにより、ユーザはVHDLを使い続けるための自由度と柔軟性を維持しながら、迅速に速度を向上させることができます。
尚、「OS-VMM」はAldecのWebサイト上からダウンロード可能で、Aldecのシミュレーターで無償で利用できる。Aldecはホワイトペーパー、ユーザガイド、サンプルデザイン、VHDLパッケージソースファイルを含む追加リソースも用意しているとの事。SynthWorksは「OS-VMM」の保守管理を担当しつつ「OS-VMM」のトレーニングや「OS-VMM」で利用するスコアボードやメモリ、抽象インタフェース用の追加パッケージ等を提供するという。
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