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AldecがFPGAユーザー向け論理シミュレーター「Active-HDL」をバージョンアップ
2011年11月1日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社の論理シミュレーター「Active-HDL」のバージョンアップを発表した。
発表によると最新版の「Active-HDL 9.1」では、同社の高機能シミュレーター「Riviera-PRO」へのインタフェースが整備され、検証環境の移行が容易化された。具体的には、「Active-HDL」で64ビットマシンでのシミュレーションを実行するためのスクリプトを自動生成できるようになり、設計初期段階での「Active-HDL」の利用から検証フェーズでの「Riviera-PRO」の利用へと製品間の移動が楽になった。
また、シミュレーターに搭載されるデザイン環境も強化され、新たなHDLコードブラウザによりコンパイル前にソースコードの逐次エラーを検出することができるようになった。
AldecのHDLシミュレーターは、コストパフォーマンスの高さからアジアでの実績を増やしており、中国の業界紙が主催するアワードで2年連続で「Best FPGA Development Tool」を受賞している。
「Active-HDL 9.1」主なバージョンアップ内容は以下の通り。
・アルデックRiviera-PRO検証環境との統合： 64ビットシミュレーションとSystemVerilog検証への入り口を提供
・コンパイル前に逐次エラーを検出するHDLコードブラウザ
・統合化カバレッジデータベース： 異なるタイプのカバレッジを管理する新しい単一ソースのデータベース
・DO-254順守要件を支援するドキュメント化サポートの拡張
・VHDL 2008およびPSL/SVAアサーションのサポートの改善
・HDLエディタの改善による設計時間の短縮
・ブロック・ダイアグラムエディタと波形ウィンドウの改善
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