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サムスン電子、CadenceとSynopsysのフロー双方で20nmテストチップをテープアウト
2011年7月11日、CadenceおよびSynopsysは、サムスン電子が自社のソリューションを用いて、20nmプロセスのテストチップのテープアウトを成功させたことをそれぞれ発表した。
発表によるとサムスン電子は、High-kメタルゲート（HKMG）プロセス・テクノロジを用いた20nmテストチップの設計をCadenceおよびSynopsysの両設計フローで実施。「Encounter Digital Implementation System」、「Encounter RTL Compiler」を中心としたCadenceフローでは、ARM Cortex-M0マイクロプロセッサおよびARMのフィジカルIPを核としたプロジェクトをデザインしそのインプリメントに成功。「Design Compiler」、「IC Compiler」を中心としたSynopsysフローではデザインの対象は明らかではないが、新しいデバイス構造のモデリング技術、ダブルパターンニング対応の配置配線およびフィジカル検証、最先端配線機能、デザインルール・チェック機能など、サムスンとの協業の一部として開発した複数の新技術が利用し、テープアウトを成功させたという。
尚、Synopsysは、同テストチップの設計で使用したダブルパターンニング対応の配置配線ツールセット「IC Compiler Advanced Geometry」を新たに発表。合わせてフィジカル検証ツール「IC Validator」の「インデザイン・フィジカル検証機能」がダブルパターンニング対応にエンハンスされた事をアナウンスしている。
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