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富士通セミ、ASIC設計フローでCadenceのHLS「C-to-Silicon Compiler」をサポート
2010年12月7日、Cadenceは、富士通セミコンダクターがASIC設計フローでCadenceの高位合成ツール「C-to-Silicon Compiler」をサポートした事を発表した。
発表によると富士通セミコンダクターは、同社の顧客の要望を受けてASIC設計サービスにおけるSystemCベースの高位合成ツールのサポートを検討。ECOに対応する能力などその生産性を慎重に評価した結果、「C-to-Silicon Compiler」をASIC設計サービスフローでサポートする事に決定したという。
尚、富士通セミコンダクターでは顧客向けのASIC設計サービスに限らず、自社内の製品開発にも「C-to-Silicon Compiler」を使用していく予定。同社の子会社では既に大規模デザインで「C-to-Silicon Compiler」を利用しているという。
※SystemC Japan 2010では富士通アドバンストテクノロジ社が「C-to-Silicon Compiler」を使ったASIC設計事例を紹介していた。
Cadenceの「C-to-Silicon Compiler」は、「TLM to GDS-II」というキャッチフレーズで高い抽象レベルからのダイレクトな回路実装の実現を強調しており、「Encounter Conformal ECO Designer」と連携するECO能力や、インプリメントへと繋がる論理合成ツール「RTL Compiler」との強力な連携が他社ソリューションとの大きな差別化要素となっている。
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