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Atrenta Users Meeting 2010-CDCとPower削減の両方考慮できるのはAtrentaだけ
2010年11月18日、業界標準ツール「SpyGlass」をはじめとしたRTL解析ソリューションを手掛ける米Atrenta社は、新横浜のホテルで今年で3回目となる「Atrenta Users Meeting 2010」を開催した。
当日のセミナー会場は、ほぼ満席状態で参加者は100名近く。セミナーは下記内容にて実施され、今年は2件の顧客事例が紹介された。
・タイミング制約等価検証機能の適用評価 ルネサスエレクトロニクス
・自動バグ検出ツールSpyGlass AutoVerifyの事例紹介 富士通ネットワークテクノロジ
・RTL Power最適化セミナー アトレンタ
・非同期検証の現状と弊社実績の御紹介 ベリフィケーション・テクノロジー
・Technical Topics アトレンタ
・TSMC's IP Alliance Expansion to include Soft IP TSMCジャパン
最初の事例は、ルネサスエレクトロニクス プラットフォームインテグレーション統括部 舘澤 充氏による「SpyGlass Constraints」評価の話。
舘澤氏によると、ルネサスエレクトロニクスでは、タイミング制約の記述ミスはチップ不良の原因として無視できないと、Atrentaの設計制約検証ツール「SpyGlass Constraints」の評価に2009年4月から着手。SDCのクリーニングに伴う等価性チェック、トップとブロックのSDC間の等価性チェック、レイアウトの最適化前後のSDCの等価性チェックと段階的に同ツールの複数機能、複数バージョンを実際の設計データで評価し、その有用性から2010年11月に検証フローに適用可能と判断を下した。※レイアウトの最適化前後のSDCの等価性チェックについては現在も評価を継続中。
評価にあたっては、「SpyGlass Constraints」の解析結果がおかしいのか、配置配線側のSDCがおかしいのか、そのチェックに苦労したと舘澤氏。結局、内製のSDCバジェットツールを作り、STAツールを駆使して問題の切り分けを行ったという。
舘澤氏の考察によると、「SpyGlass Constraints」を用いる事でSDC修正後の影響確認工数を約20％削減、SDCの記述ミス検証工数を約20％削減、最適化前後の矛盾検証工数を約10％削減できるとの事。ツールに対する要望としては、下記大きく３つが挙げられるという。
１．デバッグ環境の整備
２．SDCチェッカーと「SpyGlass Constraints」の解析エンジンの統一
３．解析に有用なドキュメントの整備
続いての事例発表は、富士通九州ネットワークテクノロジース（以下、QNET）システムロジック開発センター 第二開発部の吉谷氏。フォーマル検証技術を用いた自動バグ検出ツール「SpyGlass AutoVerify」の適用事例について講演した。
吉谷氏によると、QNETにおけるフォーマル検証技術導入へのモチベーションは、検証負荷の前倒し即ち比較的難易度の低い検証工程前半でフォーマル検証を用いることで検証効率を上げたいというもの。その目標に向けて数年前にフォーマル検証ツールの導入にトライしたが、アサーション記述言語の習得など利用者の壁が高く普及には至らなかった。
しかし、そのツールに備えられていたアサーション記述不要の「自動チェック機能」については利用者が多かった点に着目し、検証項目を絞ったアサーション記述の自動生成を自作したが、これも用途が限定されるためうまく普及しなかった。そんな背景の中で吉谷氏はAtrentaの自動フォーマル検証ツール「SpyGlass AutoVerify」に出会った。
Atrentaの「SpyGlass AutoVerify」は、フォーマル検証技術を用いてRTLの構造上の問題を検出してくれるツールで、デッドコードやFSMデッドロック、実行しないステート、固定信号等々をテストベンチを書かずに解析可能。吉谷氏曰く「RTLを書いたらすぐ実行出来るSpyGlass AutoVerifyは便利。構造上の問題をすぐ検出してくれる。」とその手軽さがポイントと言える。また、吉谷氏の紹介した適用事例によると、「SpyGlass AutoVerify」はFSMの解析機能が優れており、他社のツールでは教科書通りのFSMしか検出できないところ、高位合成の吐き出したFSMも解析できたとの事。冗長な回路を生成するデッドコードの検出も容易だという。
「SpyGlass AutoVerify」の実行時間については、デザインの規模により様々という事で、870kgateで19時間かかったケースもあれば、243kgateで1分というケースもあったと紹介。吉谷氏は、「適用するならチップレベルではなく、ブロックレベルの適用がよい。」とコメントしていた。
尚、「SpyGlass AutoVerify」は、QNET社内におけるFPGA／ASIC開発の推奨ツールとして導入しており、フローとしてはLintツールかけた後に使用しているという。
ここまでが事例関連で、今回のセミナーではAtrentaからPower最適化関連の新製品に関するニュースが2つあった。
Atrentaは既にPower最適化ソリューションとして「SpyGlass-Power」というファミリ製品を提供しており、RTLにおけるPower削減箇所の検出やRTL記述変更によるPower削減効果の評価などの機能をリリースしているが、新たに大きく2つの新機能を追加。
一つは、Power削減効果の評価を元に自動的にRTLを修正する「autofix-RTL」の生成機能。これを使うと、Power削減効果をもたらすイネーブルロジックを自動的に追加する事が可能。SpyGlassには、CDC解析機能も備えられているため、CDCの問題が発生しうる箇所へのイネーブル挿入は回避できる。これにより、論理合成が行うPower削減効果の少ないクロックゲーティングを抑止するだけでなく、論理合成では検出できないゲーティング・ポイントを見つけイネーブル・ロジックを追加することが出来るという。
また、もう一つの新機能として「シーケンシャル等価性チェック機能」も実装され、Power最適化前後のRTLの機能等価性をできるようになった。Atrenta曰く、CDCとPower削減を合わせて考慮できるツールは「SpyGlass-Power」だけだという事で、更なる今後のロードマップとして、メモリ向けのパワーリダクション機能も開発中と聞いた。
尚、セミナーの最後には、TSMCジャパンの諏訪氏による講演が行われ、AtrentaとTSMCの協業について紹介。TSMCではOpen Innovation Platform構想の一環として、顧客がプロセッサ・コアなどソフトIPを利用しやすくなるよう、ソフトIPベンダに対してソフトIPの検証基準を提示。Atrentaの「SpyGlass」をソフトIPのRTLコードのアセスメントに使用することに決めたという。これにより、TSMCのパートナーであるIPベンダにおける「SpyGlass」の利用が更に広がる事になる。
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