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STARC、Calypto、Virageの3社がメモリのスリープ機能を活用した低電力設計フローを開発
2010年8月25日、STARC、Caｌypto Design Systems、Virage Logicの3社は、スリープ機能を活用した低電力メモリ設計フローを共同開発したことを発表した。
発表によると今回3社が開発した低電力フローは、Calyptoの「PowerPro MG」とVirageの「SiWare Memory コンパイラ」を使用したもので、様々な機能モードにより制御される複数電力ドメインを持つデザインの大幅な電力節減を実現。実際の評価データによると、組み込みSoCメモリの最大50 ％の動的電力の削減と最大40％のリーク電力削減を達成したという。
Calyptoの「PowerPro MG」は、同社のコア技術「シーケンシャル・アナリシス技術」を利用したメモリの消費電力自動最適化ツールで、不要なメモリ・アクセスの削除とスリープ・モードの制御で動的および静的消費電力（リーク)の両方を削減する事が可能。既に今年4月にSTARCが「PowerPro MG」の採用を発表していたが、今回はそこにVirage Logicのソリューションも加わり、より効率的な低電力フローが実現した。
Virage LogicのメモリIP「SiWare Memory」は、メモリがアクセスを考慮したリーク電流削減のために、ライトスリープ、ディープスリープ、シャットダウンの3つの低消費電力モードを用意しており、これらモードを活用した更なる低電力化を実現するために、SiWare メモリ・コンパイラは自動的に「PowerPro MG」モデルを生成する機能を備えている。
話によるとCalyptoの「PowerPro MG」による低電力効果は評価が高く、「PowerPro MG」の登場によって、スリープ機能を持ったメモリが先端の半導体各社より提供されるという動きになっているという。
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