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富士通セミ、ケイデンスの技術を用いてWeb上でのチップ見積りシステムを開発
2010年7月21日、ケイデンスは、富士通セミコンダクターがケイデンスのチップ・プランニング・テクノロジを採用し、ウェブ上でチップ見積りが可能なシステムに適用したことを発表した。
発表によると富士通セミコンダクターは、チップの開発期間の短縮を目的にケイデンスの「Cadence Chip Planning System」と「Cadence InCyte Chip Estimator」を採用し、ASICユーザーがASIC設計開発のフィージビリティを容易に探索できるウェブシステムをケイデンスと共同開発した。
開発したウェブ・ベースのチップ見積りソリューションは、「GA-Estimator」という名前で、富士通セミコンダクターのWeb上で無償で利用する事が可能。現段階では、180nmのゲートアレイ・テクノロジに限定されているようであるが、富士通セミコンダクターの顧客は、「GA-Estimator」を利用することで、設計プランが確定する前にデザイン仕様や各種パラメーターから、チップサイズ、消費電力、コスト、製品の市場投入期間などをトレードオフできるようになる。
今回ケイデンスが提供した技術は、ケイデンスのWebベース・チップ見積りソリューション「Chip Estimate」で利用されているもので、国内半導体ベンダが独自の見積りシステムに取り込むのは今回が初のケース。尚、ケイデンスの「Chip Estimate」では、豊富なIP情報から利用するIPを選択しチップを見積る事が可能なほか、見積もったプランニング・データをそのままケイデンスの設計ツールに移行するという仕組みも用意されている。
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