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【#47DAC】CalyptoはLowPowerソリューションが好調、HLS向けに「SLEC」新機能も
第47回DAC（Design Automation Conference）に出展していたCalypto Design Systems社のブース・レポート。
Calyptoのブースでは、6月11日にリリースした「PowerPro」の新バージョン4.0と「SLEC」5.0を展示していた。いつも感じる事だが、同社のブースは意外と大きい。
「PowerPro」の新バージョン4.0では、メモリ向けの「PowerProMG」に新たに「アドバイザ機能」を追加。同機能は、RTL記述のどの部分を書き換えればより低電力化が可能かを指南してくれるもので、プッシュボタンでアドバイスを確認可能。これまではあくまでもRTLに記述されている信号だけが最適化の対象であったが、アドバイスに従ってRTLの記述を修正すればより低電力の可能性が広がる。同機能は、既に「PowerPro CG」では実装されていたが、今回「PowerProMG」にも対応させた形だ。
また、「PowerProMG」バージョン4.0では、新たにSystemVerilogをサポートしたほか、ユーザー側で回路の動作モード毎に電力最適化を行う事が可能となった。Calyptoの山本修作氏（Japan Technical Account Manager & Business Development）によると、一般的なロジック回路の設計と違い、メモリ設計の場合はクロック・ゲーティングを駆使しているケースが少なく、その分「PowerProMG」の適用効果が高いという話。また、設計したメモリのRTLをゴールデンとして、メモリのポータビリティを保ちながらターゲットに応じて「PowerProMG」でメモリの最適化を行う顧客も増えているという。
「SLEC」5.0では、シーケンシャル・アナリシス・エンジンを改良し、新たに「LoopInduction機能」を追加。「SLEC」は高位合成前後の機能等価性をチェックできるが、その主な対象となる信号処理系の回路には、「深いループ」が存在する事が多く、チェックに当たっては制限や複雑なツール設定が必要とされていた。今回追加された「LoopInduction機能」は、これまで困難だったデザインの取り扱いを容易にするもので、プッシュ・ボタン式に高位合成前後のコードの機能等価性を検証可能。これまでのようにデザインにおける「ループ」を気にせず等価性をチェックできるようになる。「LoopInduction機能」の追加は「SLEC」にとって非常に大きな進化。高位合成ユーザーに与えるインパクトも大きい。
尚、「LoopInduction機能」は、高位合成ツール側からの情報を必要としているため、Calyptoでは現在ケイデンスの高位合成との連携を先行して進めていると聞いた。
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