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【DACレポート2】メンター、活況なESLソリューションにLowPower機能を投入
第46回DACに出展していたメンター・グラフィックスのブースレポート。
物理検証の「Carible」ファミリ、配置配線の「Olympus-SOC」、機能検証環境「Questa」などで存在感を示しているメンター・グラフィックスだが、今回のDACではESLにおける主役として数々の話題を提供していた。
まず今回のDACに合わせてメンターのESLソリューションの柱の一つである「Vista」の新機能が発表された。
新機能はシステムレベルでの消費電力最適化をうたうもので、アーキテクチャ設計環境「Vista Archtect」に搭載。「Vista」の「TLM Power Model」を用いて、SystemC TLM2.0ベースでトランザクション・レベルでシステムのスタティックおよびダイナミックな消費電力を相対的に解析することが可能で、解析結果を元にHW-SWの切り分けなどシステム・アーキテクチャを検討できる。
また、「Vista Archtect」には「TLM Power Model」を自動生成するための、HLSツール「Catapult C Synthesis」との連携機能や、RTLからPowerを解析しその情報をシステムレベルの消費電力解析に活かすといった機能もあるようだ。
HLSツール「Catapult C Synthesis」については、今年7月に最新バージョンを発表。これまで合成不可能だった制御ロジック（制御を主体としたロジック）の合成に対応し、アービター、メモリ・コントローラ、バス・インタフェース、キャッシュ・ユニットといった制御回路が合成可能となり、データパス系の回路に限らずより大規模なデザインをC++コードから自動合成できるようになるらしい。（※HLS：High Level Synthesis）
また、最新の「Catapult C Synthesis」には、Power最適化のための自動クロック・ゲーティング機能が新たに追加され、C++コードからRTLを自動合成する段階でゲーティング・ロジックを自動挿入する事が可能に。これにより設計者は、消費電力を考慮した回路合成のトレード・オフが可能になるという。
ブース内で行われていた「Catapult C Synthesis」の事例発表では、日立製作所がFEC回路への適用を紹介。流通しているベンダIPとほぼ同等の面積で、かつ要求性能を満たす回路をRTL設計の約5分の1の工数で設計しチップ化に成功したという事例で、設計はRTL設計の経験は無い入社2年のエンジニアが一人で行ったと聞いて驚いた。日立ではこれ以外に既に8件、「Catapult C Synthesis」による設計の実績があるという。
今年のDACではESLとLowPowerに関する話題が目立っていたが、その両方を兼ね備えたメンターのESL-LowPowerソリューションは、今後のESL市場で大きな影響力を及ぼす事は間違いない。
尚、ESLとは若干方向が異なるが、メンターは今回のDACにてAndroidおよびLinux開発システムを手掛ける米Embedded Alley社の買収を発表。メンターは自社のRTOS「Nucleus」とEmbedded AlleyのAndroidおよびLinuxソリューションを組み合わせ、Androidの組込み機器利用やマルチOS関連のビジネスへと同社の組込み事業を展開していくとしている。
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