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【EDSFレポート】SystemCユーザ・フォーラム２００９
JEITA（社団法人電子情報技術産業協会）主催のEDSF2009併設イベント、「SystemCユーザ・フォーラム２００９」が今年も１月２3日パシフィコ横浜にて開催された。
OSCIは今年１０周年、システム・デザイン・フォーラムは９回目を迎える。司会の富士通マイクロエレクトロニクス 長谷川隆氏の「皆さまこんにちは、１年ぶりでございます」という和やかな挨拶で始まったフォーラムは、SystemCを実設計適用するために様々な標準化に取り組んできた関係者の息の長い取り組みと着実な進歩を感じた。
内容は、OSCI（Open SystemC Initiative）によるSystemCの最新動向の紹介、JEITA SystemCワーキング・グループによるSystemC推奨設計メソドロジの紹介、半導体理工学研究センター（STARC）によるTLモデリングガイドの紹介、そしてユーザー事例としてSystemCを用いた高位合成適用事例、TLM2.0を利用した回路設計事例の紹介であった。
まずStanley.J.Krolikoski 氏からOSCIの最新状況が報告された。昨年の成果はTLM（Transaction Level Modeling）2.0 Standardの承認とリリース。モデルやEDAツールの相互運用性が高まることが期待されている。さらに現在はエンベデッドのアナログ、ミックスドシグナルの設計、検証のためのモデリング言語統一を図るAMS Draft1 Standardの公開レビューが始まっており、OSCIのウェブサイトwww.systemc.orgからドラフトの入手が可能。広くフィードバックを求めている。また動作合成サブセットのワーキンググループでは、動作合成サブセットのドラフトv1.2を２００９年Q１にパブリック・リリース予定である。このドラフトではv1.1.18を全面的に見直し、サポートする言語要素を確定した。序章には抽象レベルに関する議論を記載するなど、まだまだ発展の余地を残している模様。新しいワーキンググループ"CCI"の設立も発表された。CCIとは"Configuration, Control & Inspection"である。現状ツールごとに異なるデバッグや解析機能の標準化を計り、モデルのアクセス容易性、可視性、相互運用性を上げる、という次なる課題に対応する。具体的にはコンフィギュレーション・パラメータ、内部ステートのプローブ、メッセージング、レジスタ情報の取り出し、セーブ＆リストア機能などが検討されている。現在参加者を募集中。
JEITA SystemCワーキング・グループからは沖セミコンダクタの清水靖介氏がSystemC推奨設計メソドロジを紹介した。既に昨年１０月に合成編を公開しており、今回はこれをさらに拡張し、アルゴリズム検討からHW/SW分割、実装、検証に至る考え方、各開発ステップでのSystemCユースケース、高速シミュレーションのためのモデリングポイントなどが網羅されており、２００９年夏ごろリリース予定とのこと。また活動報告に加え、TLM2.0について技術的な補足説明も行われた。TLM2.0には汎用ペイロードとフェーズの拡張があるが、無視できる拡張と無視できない拡張があり、実際のバスプロトコルをモデル化するには理解が必要である。
半導体理工学研究センター（STARC）の吉永 和弘 氏は、STARC TLモデリングガイドを紹介。ガイドを開発した目的はトランザクションレベル設計の実用化である。２００８年１月に第１版を公開後、OSCIのTLM2.0リリースに対応した改版作業が行われていたが、今回EDSFにおいて第２版のリリースが発表された。STARCのウェブサイトから日本語版、英語版のダウンロードが可能、日本語版については書籍の販売も行っている。このTLモデリングガイドでは、抽象レベルをタイミング精度と通信粒度の２次元配列で明確に区分し１２種に定義している。このうち主に使われるのは４種。想定設計フローと対比し、設計詳細化に伴いタイミングとデータ粒度をどのようにリファインメントしてゆくのかを解説している。また再利用可能なモデル構造として、計算機能と通信機能を分離したモデル構造を提唱している。今後はTL設計普及促進のため、トレーニング教材やリファレンスモデルの開発を行ってゆくとのこと。
ルネサス テクノロジの浅野 哲也 氏は、画像処理IP開発への高位設計適用事例を発表。
昨年７月４日に横浜で行われたSystemC Japan 2008における発表をさらに発展させた内容であった。３種の画像処理IPにおける事例紹介は、いずれもアルゴリズムCから動作合成向けSystemCモデルを人手作成し動作合成を行っているが、性能見積もりの容易性は効果大であり、動作合成向けのC記述変更を加味しても工数削減効果があるという。検証手法においても、動作合成前後のSystemCとRTLで同一SystemCテストベンチを流用、等価検証の実施、記述スタイルチェック、アサーション、コードカバレッジ等を効果的に運用することで設計品質向上にも効果があることを実証した。
最後の発表はエッチ・ディー・ラボの長谷川裕恭 氏によるTLM2.0を利用した大規模回路設計事例。CPUバスモデル、データバスモデル、メモリモデルの３つの要素をきちんと作ることがポイントとした上で、動作合成前後、RTL混在、タイミング精度の切り替えなどを考慮した階層構造の持ち方、PINの持ち方等、実践的な情報提供が行われた。
※OSCI
= レポーター 山田佳子 =
レポータープロフィール：
EDAツールのアプリケーション・エンジニアとして業界の成長とともにフロントエンドからバックエンドまで幅広い設計技術を経験。
好奇心と情熱に突き動かされるまま、様々な活動を展開中。
わくわくする技術とビジネスを語り合いながら飲めれば幸せ。
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