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アルデックのFPGA向け論理シミュレータ「Active-HDL」がアサーション・ベース検証をサポート

2008年9月29日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、FPGA設計向け低価格シミュレータ「Active-HDL」の最新バージョン 8.1 のリリースを発表した。

プレスリリース：http://www.aldec.co.jp/news/news_09_29_2008.htm

アルデックによると、今回「Active-HDL 8.1」のバージョンアップの目玉は、アサーション、ファンクショナル・カバレッジのサポートで、この機能アップにより、設計者は従来高機能シミュレータに限られていたSVA、PSL、OVLによるアサーション検証、プロパティ・チェック、機能カバレッジを安価な「Active-HDL」で実行できるようになる。

その他、今回のバージョンアップでは、Verilog シミュレーション速度（ゲートレベル）が前バージョン比2.3倍に向上されたほか、VHDL 2008 の新構文とライブラリをサポート。更にSystemVerilog と C アプリケーションのインターフェースである DPI も新たにサポートされているという。

※アルデック・ジャパン株式会社
http://www.aldec.co.jp

 

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