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米Accelleraが検証IPの標準化委員会を新設>>SystemVerilogによる検証IPの作成・運用の普及を目指す
2008年5月6日、設計言語などEDA関連の各種標準フォーマットの仕様策定及び推進団体である、米Accelleraは、検証IPに関する新たな標準化委員会「Verification Intellectual Property Technical Subcommittee」の新設を発表した。
プレスリリース：http://www.accellera.org/pressroom/2008/Accellera_VIP_050608.pdf（英文）
Accelleraの発表によると、「Verification Intellectual Property Technical Subcommittee」の立ち上げは、検証ツールユーザーのリクエストに応えるもので、検証環境を問わず利用できる検証IPの標準規格や認識手法の策定を目指すもの。
現在、検証IPと検証環境は異なるフォームで作られており、その相互運用性を阻害しているため、標準規格を作ることで検証IPの再利用性を高め、検証効率の改善と検証コストの低減を狙う。
具体的には、既にIEEE標準となっているハードウェア設計/検証言語SystemVerilogによる、検証IPの作成と運用の普及が最終的なゴールとなる。
※Accellera
http://www.accellera.org/activities/vip
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