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米Aldec、論理シミュレータ「Riviera-PRO」の新バージョンをリリース>>SystemVerilog検証構文をサポート、最大60％の速度向上

2007年10月11日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、論理シミュレータ「Riviera-PRO」の新バージョンのリリースを発表した。

プレスリリース：http://www.aldec.co.jp/news/news_10_11_2007.htm

「Riviera-PRO」は、主にASICユーザーを対象とした論理シミュレーターで、Verilog、VHDL、SystemC、SystemVerilogとマルチ言語対応でアサーション（SVA、PSL、OVL）もサポート。STARCのRTLスタイルガイドに準拠したLint機能「ALINT」もオプションで用意している。

Aldecによると、新バージョンの「Riviera-PRO 2007.10」では、新たにSystemVerilog の検証ファンクションで使用されるクラスおよびストリングタイプがサポートされたほか、シミュレーション パフォーマンスの向上が図られており、VHDL RTLシミュレーションで30%、Verilog RTLシミュレーションでは、大規模デザインで最大60%の速度向上を実現しているという。

※「Riviera-PRO 2007.10」に関する詳細は、アルデック・ジャパン株式会社にお問い合わせ下さい。
http://www.aldec.co.jp

 

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