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「C言語からのFPGAプロトタイプ実装セミナー」で聞いた動作合成ツール「eXCite」と検証プラットフォーム「LogicBench」の最新事情
2007年7月25日、ソリトンシステムズと日立情報通信エンジニアリングによる「C言語からのFPGAプロトタイプ実装セミナー」が開催され、動作合成ツール「eXCite」と検証プラットフォーム「LogicBench」による最新の設計ソリューションが紹介された。
ソリトンシステムズの取り扱う米YXI社の動作合成ツール「eXCite」は、市販動作合成ツールの中でも古い歴史を持つツールで、UCアーバインのGajski教授の研究成果を起源としている。元々はVerilogのビヘイビア入力で開発された合成エンジンであったが、その後のエンハンスによりSpecC入力を経て、現在はANSI-Cを入力とした動作合成ツールとして提供されている。
「eXCite」の大きな特徴として挙げられるのは、組み込みソフトウェア開発との親和性が高いASCI-C入力であるという点と独自のチャネル記述の採用により、各種インタフェースへの割り付けが容易な点。同期/同期共有バス、FIFO、WIREの他にAlteraの内部バスAvalonなど計10種類のインタフェースが予め用意されている。
また「eXCite」には、「LogicBench」用のライブラリとして、デバイスドライバとPCIインタフェースも用意されているため、動作合成対象のハードウェア部も対象外のソフトウェア部もダイレクトに「LogicBench」にマッピングする事が可能。Cアルゴリズムの合成及び実機検証をシームレスなフローで実現する事ができるという。
「LogicBench」は、1999年のリリース以降、既に8年を数えるいわば老舗のプロトタイピング環境。日立グループ内に限らず導入実績も豊富なようで、セミナーで発表された最新の適用事例は計8つでその用途は下記の通り多種多様。
・日立の「BladeSymphony」の論理シミュレーション（工数2ヶ月を1週間に短縮）
・CRC32計算IPのSystemCとの連動検証（SystemCシミュレータ単独と比較して40倍高速化）
・プリンタコントローラのハード/ソフト連動デバッグ（検証期間を半減）
・グラフィックIPコア及びARM搭載グラフィックSoCのプロセッサ連動プロトタイピング（開発期間を30％?40％削減）
・各種産業・科学分野におけるアプリケーションのアクセラレーション（5倍から100倍以上の高速化）
「LogicBench」は、元々汎用プロトタイピングボードというイメージが強く、大規模デザイン対応、自動分割マッピング、拡張性及び再利用性の高さが目立っていたが、SystemCにも対応したPCと連動する検証機能やプロセッサ開発ボードと連動したSoCプロトタイピング機能、更には「eXCite」からのダイレクトなCモデルプロトタイピングなど、現在はESL手法と直結した検証環境として、以前にも増してその利用範囲を拡大。
また、遺伝アルゴリズム、金融工学、金型設計など幅広い分野にてアプリケーションの高速化を実現。アクセラレータとして利用されるケースも増えてきているという。
ちなみに、この「LogicBench」は短期間の時間貸しライセンスも用意されており、必要な時にスポットで利用可能というメリットもある。
※「eXCite」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp
※「LogicBench」に関する詳細は、日立情報通信エンジニアリング株式会社にお問い合わせ下さい。
http://www.hitachi-jten.co.jp
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