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【ケイデンス DA SHOW/CDNLive!】SystemVerilogベースの検証手法を一気に拡充>>「URM」による検証環境構築はTAT削減効果あり
2007年7月12日、13日の2日間、東京、元赤坂の明治記念館で開催された「Cadence DA SHOW/CDNLive! Japan 2007」のイベントレポート。
イベント関連ページ：http://www.cadence.co.jp/dashow2007/index.html
今回のケイデンスのイベントでは、計49のセッションを通じて様々な事例や新たなソリューションが発表されたが、これまで未発表であった情報として目を引いたのは、SystemVerilogをベースとした検証ソリューション「URM（Universal Reuse Methodology）」に関する発表。イベント2日目の「Functional Verification」トラックでは、終日SystemVerilog関連のセッションが行われ、「URM」に関するユーザ事例も2件発表された。
ケイデンスの「URM」は、検証環境の構築と再利用を効率化するために用意されたメソドロジで、元々e言語の検証環境「Specman」向けに用意されていた「eRM」という検証メソドロジが拡張されたもの。言語としては、e、SystemVerilog、両言語の混在に対応しており、オープンソースのクラスライブラリの他に検証コンポーネント/テストを作成するガイドラインとして、各種ドキュメント、チュートリアル、実行可能なサンプルが用意されている。
URMのSystemVerilogクラスライブラリは、SystemVerilogの標準機能として有名なデータアイテム（トランザクション）のランダム操作以外に、プリント、比較、コピー、記録といった特定化された操作が可能なほか、各種操作が定義されたマクロを使えば、操作を自動化することも可能。このクラスライブラリを用いて作ることができる検証環境「UVC（Universal Verification Components）」は、その構造とインタフェースが標準化された再利用性の高い検証環境で、「Agent」と呼ぶ機能コンポーネントをベースにドライバ、BFM、モニタといった検証部品を利用することで容易に環境を構築することが可能。テストシナリオからテストを生成し実行、スコアボードで期待値比較を行うといった検証環境をクラスベースまたはモジュールベースで短時間で組み上げることができる。
この「URM」については、富士通九州ネットワークテクノロジーズ株式会社（QNET）の小早川氏（第一開発統括部、第一技術部）と、沖電気工業株式会社の世永氏（シリコンソリューションカンパニー、共通技術本部、IP設計部）がそれぞれ適用事例を発表。QNETでは改良を加えたMPEG2デコーダの検証にURMを適用し、モジュールベースの検証環境構築に挑戦したところ、前回6人月を要した検証工数を半分の3人月（検証環境の構築に2人月、検証作業に1人月）に短縮することに成功。一方の沖電気では、eとVerilog?HDLで2系統あったランダムおよびダイレクト検証環境をSystemVerilog環境に一本化しようとURMを適用。これまで検証工数全体の65％を占めていた環境構築作業を効率化でき、検証工数全体を30％削減できたという。
尚、URMクラスライブラリは、現在のところ限定的に特定顧客にリリースされている状態で、今年度中に正式リリースされる予定。オープンソースとして、環境を問わず誰もが利用できるようになるという。
※「URM」を含む「IPCM：INCISIVE PLAN-TO-CLOSURE METHODOLOGY」に関する情報は、下記URLをご参照下さい。
http://myipcm.cadence.com
※「URM]に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※富士通九州ネットワークテクノロジーズ株式会社
http://jp.fujitsu.com/group/qnet
※沖電気工業株式会社
http://www.oki.com/jp
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