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デナリの検証IP「PureSpec」がメンターの検証メソドロジ「AVM」にインテグレーション
2007年5月31日、デナリとメンター・グラフィックスは、デナリの検証IP「PureSpec」とメンターの検証メソドロジ「AVM」のインテグレーションを発表した。※AVM：Advanced Verification Methodology
デナリの検証IP「PureSpec」は、PCI Express、USB、Ethernet、Serial ATAなど、標準的なインタフェース・プロトコルの検証をターゲットとしたIPで、設計対象とターゲット・インタフェースとの相互作用をシミュレーションするためのもの。
この「PureSpec」がメンターの提供する検証メソドロジ「AVM」環境にインテグレーションされる事によって、「PureSpec」ユーザーと「AVM」ユーザーの双方が、よりSystemVerilogベースのデザイン検証を効率化できるようになる。
今回のインテグレーションは、顧客のSystemVerilog導入に対して進めてきた両社のコラボレーションの結果で、両社は以前から検証ソリューション面で協力。昨年11月には、両社による米AMCC社の成功事例（SystemVerilog導入）も発表されている。
※関連ニュース：
米AMCC、社内の検証環境をeからSystemVerilogへ移行?メンター、デナリの製品を導入
http://eda-express.com/news/?m=p&idno=727
また、デナリは、「Databahn DDR memory controller IP」に、新たにDDR3対応製品が加わった事を発表。同時に、同DDRメモリコントローラIPソリューションが、DDRメモリシステムの開発用にFreescale社に採用された事も発表している。
プレスリリース：
http://www.denali.com/news_pr20070529.html（DDR3リリース：英文）
http://www.denali.com/news_pr20070529b.html（Freescale採用：英文）
更に、デナリはケイデンスと協力して、「DDR PHY」のインプリメント・メソドロジーを構築した事を発表。デナリが標準規格化を狙う、メモリコントローラとPHYインタフェースとのインタフェース・プロトコルを定義する「DDR PHY Interface（DFI）」仕様に準拠した「Databahn DDR controller」と「PHY IP」をケイデンスのインプリメント環境「Encounter」上で利用する事で、65nm、動作速度400Mhz以上のDDRメモリシステムをインプリメント出来るという。
※「PureSpec」、「Databahn」、「DDR PHY Interface（DFI）」に関する詳細は、デナリソフトウェア株式会社にお問い合わせ下さい。
http://www.denalisoft.co.jp
※「AVM」に関する詳細は、メンター・グラフィックス・ジャパン株式会社にお問い合わせ下さい。
http://www.mentorg.co.jp
※「Encounter」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp
※Freescale Semiconductor
http://www.freescale.co.jp
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