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カシオ、デジカメ「EXILIM」用チップの設計にDesign Compilerトポグラフィカル・テクノロジを採用>>チップ面積を17％削減
2007年5月17日、シノプシスは、カシオ計算機がデジタルカメラ「EXILIM」のチップ開発にDesign Compilerトポグラフィカル・テクノロジを採用。その開発期間を短縮した事を発表した。プレスリリース：http://www.synopsys.com/news/announce/press2007/casio_pr.html（英文）
発表によると、次世代「EXILIM」の画像処理チップの開発にあたり、カシオのデザインチームは当初、デザインクロージャを確実なものにするため、緩めのタイミングパラメータを設定。その結果、チップ面積の増大をまねいた。しかし、Design Compilerのトポグラフィカル・テクノロジによって、最適なタイミングパラメータを設定し、チップ面積を約17％削減することに成功した。
Design Compilerのトポグラフィカル・テクノロジは、設計の早期段階で、レイアウト後のタイミング、消費電力、面積を正確に予測できる技術で、論理合成の段階でチップ性能に及ぼす問題箇所を特定し修正することが可能。チップの品質を高めるだけでなく、物理設計とのイタレーションを減らし、開発コストを削減することもできる。
発表にコメントを寄せた、カシオ計算機株式会社、開発本部の黒沢和幸氏は、トポグラフィカル・テクノロジのコスト削減効果を高く評価している。
※Design Compilerトポグラフィカル・テクノロジに関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp
※カシオ計算機株式会社
http://www.casio.co.jp
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