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Lattice、自前のFPGA設計環境に米Verific社のHDLコンポーネントを採用

2006年11月17日、HDLのパーサーやアナライザなどEDA向けのソフトウェアIPを手掛ける、米Verific社は、米Lattice Semiconductor社が自社FPGA専用の設計環境「ispLEVER」に、Verific社のEDA向けソフトIPを採用した事を発表した。

Verificによると、Latticeは、先月バージョンアップを発表したばかりの「ispLEVER 6.1」に新機能として追加した、「HDL Explorer」というHDL設計の支援機能の実現に、Verific製のSystemVerilog、Verilog、VHDLのパーサー、アナライザ、エラボレーターを採用。HDL解析機能の一部として利用されているという。

同社のSystemVerilogコンポーネントの採用事例は、発表されている限り先月のデナリ社の採用に続いて今年で5社目。

※関連ニュース：米デナリ、社内の設計ツールフローに米Verific社のSystemVerilogコンポーネントを導入
http://www.eda-express.com/news/?m=p&idno=701

※Verific Design Automation社
http://www.verific.com

※Lattice Semiconductor社
http://www.latticesemi.co.jp

 

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