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米Bluespec、SystemVerilog入力のESL合成ツールをバージョンアップ>>出力RTLの可読性を向上

2006年5月11日、SystemVerilog入力のESL合成ツールを手掛ける、米BlueSpecは、動作合成ツールと論理シミュレータからなる同社のESL合成ツールセットのバージョンアップを発表した。

プレスリリース：http://www.bluespec.com/news/IPDeliveryDebug.htm（英文）

今回のバージョンアップの中心は、ツールの合成結果として出力されるVerilog-RTLの品質改善で、コードの構造・構成がフォーマット化され、従来よりも可読性の高い高品質なRTLコードが出力できるようになった。

これにより、これまで主に論理合成ツールへの入力データとして用いられていた合成結果（Verilog-RTL）を、検証やデバッグ、IPの提供手段としても利用する事ができる。

Bluespecの具体例によると、出力されるRTLコードは、グループ分けされたモジュールヘッダ、インタフェース、ステートおよびスケジューリング部といった形で構成され、ネーミングやモジュール階層、デバッグ信号の埋め込み、初期化など、用途に応じてユーザが出力コードをコントロールする事が可能だとしている。

Bluespecは、北米およびヨーロッパで顧客の獲得に成功しており、その中には大手半導体ベンダも含まれている。ある米国のファブレス半導体ベンチャでは、実チップ開発に積極的にBluespecのツールを利用しているという。

※Bluespec
http://www.bluespec.com

 

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