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米Aldec社のHDLシミュレータがラティスのデバイス検証環境として認定される

2006年5月15日、混在言語の検証およびASIC、FPGAデバイス向け設計ツールを手掛ける、米Aldec社は、ラティスセミコンダクター社が、HDLシミュレータ「Riviera」及び「Active-HDL」を、ラティスデバイス開発向け検証環境として認定したことを発表した。

プレスリリース：http://www.aldec.com/news/news_05_15_2006.htm（英文）

今回のラティスの認定により、両社の製品を使用しているユーザは、ラティスデバイスの実装時にラティスのFPGA専用設計環境「ispLEVER 6.0」と連携してAldecのHDLシミュレータを使用できるようになるほか、AldecのHDLシミュレータとMATLAB/Simulinkとの協調検証も利用できるようになるという。

Aldecは、先日も自社のHDLシミュレータとアルテラの設計環境「Quartus II」の統合を発表したばかりで、ここのところFPGAベンダの専用設計環境とのインテグレーションに力を注いでいる。
※関連ニュース：「米Aldec社のHDLシミュレータとアルテラの設計環境「Quartus II」がシームレスに接続」
http://www.eda-express.com/news/?m=p&idno=482

尚、Aldec社の「Riviera」及び「Active-HDL」は、株式会社ソリトンシステムズが長年、国内販売代理店として製品を供給している。

※「Riviera」及び「Active-HDL」に関する詳細は、株式会社ソリトンシステムズにお問い合わせ下さい。
http://www.soliton.co.jp

※Aldec社
http://www.aldec.com

 

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