日立COM、ケイデンスの「RTL Compiler」で合成時間を半減>>130nmASIC6品種を早期市場投入

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2006年3月27日、ケイデンスは、株式会社日立コミュニケーションテクノロジーがケイデンスの論理合成ツール「RTL Compiler」によって、合成所要時間を従来よりも50?70％削減し、製品の市場投入を早めることに成功したと発表した。

発表によると日立COMが「RTL Compiler」を適用したデザインは、有線と無線が組み合わされた通信チップで、論理合成の所要時間の短縮によって、計6品種のASIC（130nm）を従来よりも早いタイミングでテープアウトした。

日立COMは、長年のケイデンスユーザで、当初はチップのエリア削減を目的に「RTL Compiler」を採用。今回のケースでは、約25％のエリア削減を実現すると同時に、高速な処理能力によって、検証により時間を費やすことができるようになったという。

※「RTL Compiler」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp

※株式会社日立コミュニケーションテクノロジー
http://www.hitachi-com.co.jp

= EDA EXPRESS 菰田　浩 =

（2006/03/28 ）