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英Tenison、RTLからのシミュレーションモデル生成ツールを機能拡張>>Verilogに加え、VHDL記述もサポート

2006年2月20日、英Tenison Design Automationは、シミュレーションモデル生成ツール「VTOC」が新たにVHDL記述をサポートした事を発表した。

プレスリリース：http://www.coware.co.jp/news/2006/2006.02.20.html

「VTOC」は、英国ケンブリッジ大学の研究成果をベースに開発されたシミュレーションモデルの生成ツールで、論理合成可能なRTLコードからC++およびSystemCを自動的に生成することが可能。設計者は、生成されたC++およびSystemCモデルを用いて、RTLよりも10?50倍高速なシミュレーションを実行でき、開発期間を大幅に短縮する事ができる。

これまで「VTOC」に入力できるRTLはVerilog記述のみであったが、今回の機能拡張によりVHDL記述も入力可能となり、合わせてVerilogとVHDLの混在記述にも対応した。

「VTOC」は、SystemCなどのC言語を用いたシステムレベル設計を進める設計者によって、既存資産の再利用や動作合成結果のシミュレーションといった用途で使用されており、すぐに使えて適用効果が高いツールとして重宝されている。

また、「VTOC」は生成されたC++ソースコードを確認できる点や、SystemCモデルをCoWare社の「ConvergenSC」、ARM社の「 RealView SOC Designer」、Cadence社の「Incisive」といった各ESLベンダの環境上でシミュレーション可能な点もメリットの一つとなっており、今回のVHDLおよびHDL混在記述への対応によって、ユーザーのESL設計フローをより幅広く支援できるようになる。

尚、VHDLおよびHDL混在記述をサポートした製品は既に出荷中で、国内ではコーウェア株式会社が販売代理店となっている。

※Teniosn Design Automation http://www.tenison.com
お問い合わせ：japansales＠tenison.com

※コーウェア株式会社　http://www.coware.co.jp

 

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