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ラティスが新FPGAファミリを発表>>SERDES、ストラクチャードASICブロックを搭載したシステムFPGAと低価格FPGAの2品種
2006年2月9日、ラティス・セミコンダクターは、新しいFPGAファミリ「LatticeSC」と「LatticeECP2」の2品種を発表した。
プレスリリース：
http://www.latticesemi.co.jp/corporate/newscenter/productnews/2006/r060208launchesscsystemch.html（LatticeSC）
http://www.latticesemi.co.jp/corporate/newscenter/productnews/2006/r060208expsmarketforlowco.html（LatticeECP2）
LatticeSCの特徴は、3.4Gbpsデータ速度の多チャネルSERDESブロック、2GbpsのパラレルI/O、組込みストラクチャードASICブロックが一つのFPGA上に搭載されている点で、SERDESブロックは最大32個、ストラクチャードASICブロックは最大12個搭載可能で、PCI ExpressやギガビットEthernet、Serial RapidIO、SONETなどの高速トランシーバ規格に対応する。
搭載されるストラクチャードASICブロックは、MACO（Masked Array for Cost Optimization）と呼ばれ、1つのブロックは約50000ASICゲート相当の容量を持ち、I/OピンやブロックRAM及びプログラマブル・ロジックブロックとの配線も備えている。
ラティスは今後、このMACOブロックに予めPCI Express、Ethernet、SPI4.2、DRAM/SRAMコントローラなどのIPを埋め込んだ「LatticeSCファミリ Mシリーズ」のリリースを予定しているという。
もう一つの「LatticeECP2」の特徴はその低コスト性で、ラティスの初代130nm製品「LatticeECP」と比べて価格は約半分で大量注文の場合1000LUT当り0.5ドル以下、集積度は倍の70K LUTを実現している。
デバイスには、18x18の乗算器を最大88個搭載、I/O性能の強化によりコンフィギュレーション機能を向上しているほか、同クラスのFPGAとしては初となる作り込み400Mbps DDR2メモリインターフェイスをサポート、暗号化されたコンフィギュレーション・ビットストリームと二重化ブート・コンフィギュレーションもサポートする。
尚、「LatticeSC」と「LatticeECP2」両品種ともに富士通の90nm CMOSプロセス技術と300mmウエハを使用して製造され、サンプル出荷および量産開始の予定は以下の通り。
「LatticeSC25」：約25000個のLUT、最大16個のSERDES、最大6個のMACOを搭載
サンプル出荷は2006年第1四半期（予定）
量産出荷は2006年第2四半期から開始（予定）
価格は2007年の25000個購入時の単価で49ドル
「LatticeECP2-50」：約48000のLUT、最大21個の18Kビット・メモリブロック、最大18個のDSPブロックを搭載
サンプル出荷は2006年第1四半期（予定）
量産出荷は全品種2006年度中に開始（予定）
価格は2007年の10万個購入時の単価で23.95ドル
※「LatticeSC」、「LatticeECP2」に関する詳細は、ラティス・セミコンダクター株式会社にお問い合わせ下さい。
http://www.latticesemi.co.jp/index.html
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