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ケイデンス、新製品「Chip Optimizer」を発表>>製造工程を考慮しチップを最適化

2006年1月31日、ケイデンスは、製造工程を考慮した新たなチップ最適化製品「Chip Optimizer」を発表した。

プレスリリース：http://www.cadence.co.jp/news/print/h18-01-31.html

「Chip Optimizer」は、製造工程及び歩留まりを考慮した製品群の一部として開発された新製品で、配置配線工程の終了後、テープアウト前に適用することで、デザインの歩留まり、マニュファクチャビリティ、パフォーマンスを改善することができる。

具体的には、「Chip Optimizer」は、これまで簡略化されていたインターコネクトやファウンダリの製造プロセス・ルール・モデルをより正確に表現し、解析および最適化を行う「3次元スペース最適化手法」を用いることによって、製造上及び電気的な制約の双方を考慮に入れながら配線ジオメトリのトポロジ最適化を行う事が可能。製品は、OpenAccessデータベース上で開発されており、Encounter digital IC design platform及びVirtuoso custom design platformとシームレスに接続される。

尚、発表によると、「Chip Optimizer」の新しいテクノロジは、ケイデンスのインキュベータ・プロジェクト「Catena」の産物で、既にハイエンド・コンシューマ市場向け製品、画像プロセッサ、マイクロプロセッサなど最先端プロセス製品のテープアウトやシリコンで実証されているという。

※「Chip Optimizer」に関する詳細は、日本ケイデンス・デジン・システムまでお問い合わせ下さい。
http://www.cadence.co.jp/

 

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