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富士通、ケイデンスの65nm向けリファレンス設計フローを採用
2006年1月24日、ケイデンスは、同社の「Encounter digital IC design platform」を、富士通が社内リファレンス設計フローに採用したと発表した。
ケイデンスの「Encounter digital IC design platform」は、論理合成ツール「RTL Compiler GXL」およびフィジカル・インプリメンテーション環境「SoC Encounter GXL」をベースとした統合環境で、富士通は同環境を65nmプロセス・チップの設計フローに適用していく。
富士通は、これまでにケイデンスのEncounterベースの設計フローを用いて、150件のASIC設計を完了しており、うち30件は90nmプロセスを使用したASIC。今回、65nmプロセスに向けた設計フローを構築するにあたっては、歩留まりやプロセスのばらつき、リーク電流の増加などの新たな課題克服に向け、ケイデンスの全面的な協力の下、半年間に渡って集中的なツール評価を行ってきたという。
今後、富士通の65nm向けリファレンスフローには、ケイデンスの提供する自動フロアプランナ、グローバル・フィジカル・シンセシス、配線、検証、チップ・フィニシング・テクノロジ、シグナル・インティグリティ、IRドロップを考慮したタイミング収束に関する機能などが取り込まれる予定で、最先端の論理合成機能の評価も開始している。
※「Encounter digital IC design platform」および各製品に関するお問い合わせは、日本ケイデンスにお問い合わせ下さい。
http://www.cadence.co.jp/
※富士通株式会社 http://jp.fujitsu.com/
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