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仏EVE、Verific社のHDLコンポネントソフトウェアを採用

2005年12月8日、仏EVE社は、同社の検証プラットフォームのレジスタ・トランスファー・レベル（RTL）フロントエンド用途として、Verific社のHDLコンポネントソフトウェアを採用したと発表した。

プレスリリース：http://www.eve-japan.co.jp/Press_Release_2005.12.8.html

EVE社は、VerilogやSystemVerilog、VHDL向けに、Verific社のC++ソースコード・ベースのパーサやアナライザ、エラボレータを、EVEの高パフォーマンスのエミュレーションプラットフォーム「ZeBu (for Zero Bugs)」に統合。

EVEの完全に自動化されたコンパイラはRTLコードを分析し、パラレル合成のために分割することによって、エミュレーション前のセットアップ時間を劇的に加速させるという。

Verific Design Automation は、Verilog、VHDL、SystemVerilogのEDAアプリケーション向けフロントエンド・コンポーネント（パーサー、アナライザ、エラボレータ）を開発・販売する企業で、以前Exemplar Logic社に所属していたRob Dekker氏によって1998年に設立されている。

同社の提供するHDLソースコード・コンポーネントは、様々なEDAツールで使用されており、既に30000以上のユーザ実績を持つという。

※EVE社　http://www.eve-japan.co.jp/index.html
※Verific社　http://www.verific.com/

 

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