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ケイデンス、製品のセグメント化戦略に基づく3つの新製品を発表
2005年12月6日、ケイデンスは、同社が9月に発表した製品のセグメント化戦略に基づく下記新製品3種を発表した。
■SoC Encounter GXL：
RTL-to-GDSII統合設計環境SoC Encounter製品群の最上位製品
プレスリリース：http://www.cadence.co.jp/news/print/h17-12-6-3.html
■Encounter Conformal Low Power GXL：
等価性チェックソリューションEncounter Conformalの最上位製品
プレスリリース：http://www.cadence.co.jp/news/print/h17-12-6-1.html
■Encounter RTL Compiler GXL：
論理合成ソリューションEncounter RTL Compilerの最上位製品
プレスリリース：http://www.cadence.co.jp/news/print/h17-12-6-2.html
SoC Encounter GXLは、65nm以下の最先端設計向けに、歩留まりおよびばらつきの課題に対応した製品で、従来のSoC Encounterに対し主に下記のような機能強化が図られている。
○新たな歩留まり解析機能と最適化機能の搭載：
?歩留まり解析向けに追加されたコマンドで、フルチップ/ブロック・レベルで歩留まりのロスを評価可能
?歩留まりプロトタイピング機能により、レイアウト前に歩留まりを考慮したフロアプランを決定可能
?歩留まりを考慮したセル・ライブラリを用いて、合成段階におけるセル選択を最適化
○ばらつき制御のための解析機能と最適化機能を搭載
?マルチモード・タイミング解析最適化機能により、タイミング最適化工数を削減
?クロック・メッシュ合成技術により、ばらつきに対する影響を最低限に抑え、クロック回路を自動合成
この新しいSoC Encounter GXLによって、既に通信アプリケーション向けの設計をテープアウトしており、全体のタイミングのばらつきが約50％削減されているという。
また、2006年度中に、コンカレントなマルチ・コーナー解析および最適化機能と、統計的タイミング解析機能も追加される予定。
Encounter Conformal Low Power GXLは、65nm以下の最先端設計に対応する、低消費電力設計向けの検証システムで、トランジスタの抽象化、等価性チェック、機能検証テクノロジを効果的に組み合わせる事によって、低消費電力設計の検証を可能とする。製品の特徴は以下の通り。
○低消費電力設計手法の検証機能
?正しいインプリメンテーションの検証
?フリップ・フロップの状態を保持した電圧遮断の検証
?異電圧ドメイン間の分離の検証
○リーク電流が流れる想定しないトランジスタ・パスの検出
これらの機能は、電池寿命の延長や消費電力・パッケージコストの削減を実現する65nm以下の低消費電力設計において、有効な検証ソリューションとして作用するという。
Encounter RTL Compiler GXLは、新たなグローバル・シンセシス・テクノロジを搭載した最上位の論理合成ツールで、従来のEncounter RTL Compilerに対し、下記に示す様々な新機能が盛り込まれている。
○低消費電力シンセシス機能：
?トップ・ダウン方式のマルチ・サプライ・ボルテージ（MSV）最適化機能を搭載
○高密度配線モデルPLE（Physical Layout Estimator）機能
?仮想配線長ベースのモデルを置き換える新たなモデリング手法
○トップ・ダウン方式リタイミング機能
?フォーマル検証ツールとも連携可能な強力な最適化機能
○スーパースレッディング機能
?複数CPUを活用し合成実行時間を3分の1にまで短縮
○マルチモード・シンセシス機能
?テスト・モード、機能モード、電力モードなど、全てのモードにおける制約をシングル・パスで最適化
Encounter RTL Compiler GXLのこれら新機能によって、より小面積、高速、低消費電力のチップを短期間で設計することが可能になる。
※各新製品に関する詳細は、日本ケイデンス窓口までお問い合わせ下さい。
日本ケイデンス・デザイン・システムズ社
コーポレート・マーケティング部 松沢 洋
TEL: 045-475-2311 FAX: 045-471-7772
E-mail：japan_pr@cadence.com
http://www.cadence.co.jp/
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