NEWS
川崎マイクロ、ケイデンスのディレイ・テストATPGを採用
2005年11月7日、ケイデンスは、川崎マイクロエレクトロニクスが、業界初のディレイ・テストATPG、 Encounter True-Timeテクノロジを採用したことを発表した。
プレスリリース：http://www.cadence.co.jp/news/print/h17-11-8.html
Encounter True-Timeテクノロジは、faster-than-at-speedディレイ・テスト用パターンを自動生成するデザイン・タイミングを使用しており、ケイデンスはこれに加え、True-Time for bridges及びTrue-Time through RAMsという2つの大きな機能強化も発表した。
Encounter True-Timeによるディレイ・テストは、オンボード・タイミング・エンジンを内蔵しており、遅延値が小さな故障を検出するために効率的かつ確実なfaster-than-at-speedディレイ・テスト用パターンを生成し、未検出の故障を最低限に抑えることができる。
また、新機能のTrue-Time for bridges は、ナノメーター設計における一般的な故障であるブリッジングの故障モデルをターゲットにしており、ユーザーがディレイ・テスト用パターンを自動生成させることができる。このテクノロジにより、潜在的に故障を起こす可能性のある場所に様々なタイプのブリッジング故障モデルが自動的に生成され、ユーザーは、シグナル・インテグリティ解析やレイアウト解析に基づき、潜在的にブリッジングの故障が起こりやすい場所を特定できるようになる。
もう一つの新機能True-Time through RAMsは、サードベンダーのRAMを含むスキャン不可能な素子に対してディレイ・テストを行いたいというユーザの要望に対応したものだという。
■川崎マイクロエレクトロニクス 設計開発第1部 CAD開発第1グループ マネージャー 中村 博幸氏のコメント：
「ナノメーター設計では、プロセスが微細になればなるほど深刻化するディレイ故障の検出が困難となるため、効率的なトランジッション故障に対するATPG が極めて重要となります。我々はEncounter True-Timeディレイ・テストの十分な評価を行いましたが、遅延値が小さなディレイ故障も検出できるため、テストのカバー領域を最大化できること、また、パス・ディレイやトランジッション故障テスト向けにクロック生成にも対応していることから、今回の採用に至りました。」
■ケイデンス Vice President of R&D for Encounter Test Sanjiv Taneja氏のコメント：
「川崎マイクロエレクトロニクスのようなトップの半導体メーカーとの協業により、ケイデンスのEncounter True-Timeディレイ・テストの優位性は動かぬものとなっています。Encounter Diagnosticsを使用することで、システム・インテグレーションの前に遅延値の小さなディレイ故障を検出し、その根本原因を迅速に検出できるため、最高の品質、最低限のコスト、そして最高の歩留まりによるICの製造が確実なものとなります。」
（プレスリリース要約）
※Encounter True-Timeに関する詳細は日本ケイデンスにお問い合わせ下さい。
http://www.cadence.co.jp/
｜ページの先頭へ｜