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米Aldec社の論理シミュレータがSystemVerilogをサポート
2005年10月31日、米Aldecは、HDLの統合設計環境Active-HDLの新バージョン7.1のリリースを発表した。
プレスリリース：http://www.aldec.com/news/news_10_31_2005.htm
Active-HDLは、FPGAおよびASIC設計のための統合環境で、エディタ、シミュレーションエンジン、デバッグ機能、テストパターン生成機能など複数の機能によって構成されており、今回発表された新バージョン7.1には、従来の機能に加え下記新機能が追加されている。
■新たなシミュレーション技術、SLP（ultra-high speed gate-level simulation technology）
■VHDLおよびVerilogのLint機能
■MATLABおよびSimulinkとのインタフェース
■SystemVerilogシミュレーション機能
今回のバージョンアップの目玉となるSLP技術は、再設計された新たなシミュレーションエンジンで、このエンジンにより、VerilogおよびVHDLコードのゲートレベル・シミュレーションとタイミング検証の実行時間を劇的に減らすことができるという。
尚、Active-HDLの新バージョンは既に出荷中で、Aldec社のWebサイトより無償の評価版を入手することができる。
Aldec社URL： http://www.aldec.com/products/active-hdl.
※Aldec社製品の国内代理店は株式会社ソリトンシステムズ
ソリトンシステムズURL：http://www.soliton.co.jp/products/active_hdl/index.html
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