続いて以下の質問におこたえ下さい。

Q1．セミナー「Verify」への参加回数をお聞かせください。

初めて参加 ２回目の参加 過去２回以上参加

Q2．ご担当業務についてお聞かせください。（複数回答可）

ハードウエア設計 ソフトウエア設計 システム設計 検証
CAD（共通技術） 要求仕様管理/検討 管理職/その他

Q3．ご予算に関する権限についてお聞かせ下さい。

予算の執行に影響力がある 予算の申請に影響力がある 予算に関する影響力は無い

Q4．ご担当の設計分野についてお聞かせください。（複数回答可）

SoC システム ASIC マイコン FPGA その他

Q5．ご担当の設計対象についてお聞かせください。（複数回答可）

ネットワーク・通信 画像処理 マルチメディア チップセット コンシューマ
ストレージ 無線 RF その他

Q6．ご担当の設計のおおよその規模をお聞かせください。

10Mゲート以下 20Mゲート以下 50Mゲート以下 80Mゲート以下 100Mゲート超

Q7．お使いの開発言語についてお聞かせください。（複数回答可）

VHDL Verilog MIX(VHDL,Verilog) PSL
SystemVerilog （ 構造記述 検証 アサーション）
OVA SystemC C/C++ EDIF CPF/UPF その他

Q8．現在使用中または興味のある開発ツールおよび開発手法についてお聞かせください。（複数回答可）

HDLデザインエントリ 自動ドキュメント生成 論理シミュレータ
シミュレーション・アクセラレーション エミュレーション FPGAプロトタイピング
RTLデバッグ テストベンチ生成 リントツール C言語ベース設計 CDCツール
フォーマル検証（ プロパティ検証　 等価検証）
アサーション検証 アサーション生成 検証IP HW/SW協調検証 DO-254ソリューション
検証マネージメント　 UVM OVM VMM ESLソリューション
高抽象度設計/検証　 クラウド・サービス IP-XACT 要求仕様のトレーサビリティ
その他

Q9．検証における問題点、苦労点をお聞かせください。（複数回答可）

シミュレーションの実行時間が長い CPU などのモデルの入手性 テストベンチ作成
バグ解析 工数(TAT)不足 アサーション記述 高位モデルとの整合性／接続
マシンスペック 要求仕様の網羅性/トレーサビリティの確立 その他

Q10．RTLが揃ってからfixするまでの検証期間をお聞かせください。

1ヶ月以下　 3ヶ月以下 5ヶ月以下　 5ヶ月超

Q11．設計業務でお使いのプロセッサ・コアの種類をおきかせください。（複数回答可）

ARM Freescale Fujitsu Intel PowerPC Renesas Tensilica
Toshiba 不明 その他

Q12．基調講演「エンジニアの不都合な真実」に関する質問�@
　　　今の会社で１０年後も仕事をしていますか？

している　 多分している 多分していない　 していない わからない

Q13．基調講演「エンジニアの不都合な真実」に関する質問�A
　　　ご自身のキャリアや将来にロールモデルがありますか？

ある　 ない

Q14．基調講演「エンジニアの不都合な真実」に関する質問�B
　　　エンジニアのサバイバルに必要なことはなんでしょう？

ご協力ありがとうございました。